作者： 何庭波， 半导体产业纵横
6年研发，华为完成381款芯片量产落地。
在ISCAS 2026，华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律，旨在破解摩尔定律面临的物理和经济困局。
演讲报告详细内容将以“A Time Scaling Theory for Multi-Layer Electronic Systems”为题发表在SCIENCE CHINA Information Sciences上。
摘要
六十年来，摩尔定律的几何尺寸缩减推动着半导体产业不断发展。如今这套行业发展范式已然失效：单纯缩小芯片尺寸带来的技术红利日渐枯竭，单颗尖端芯片的设计成本突破十亿美元，先进制程下单个晶体管的成本也不再下降。本文提出 时间缩放准则（τ缩放） 作为全新发展范式，不再以晶体管面积作为技术进步的核心衡量标准，转而将时间本身定为核心指标。该准则以统一特征时间常数τ为优化目标，覆盖从晶体管开关动作到数据中心业务负载，跨度达12个数量级。
文中展示两项量产级技术实证案例： 在移动端系统级芯片上，逻辑折叠技术将数字电路、模拟电路与存储电路分层排布于垂直堆叠的有源层，固定制程下晶体管密度阶段性提升55%，能效提升41%。 在人工智能系统领域，融合存储语义统一总线架构、封装近距高速光电互联接口与立体堆叠折叠技术的协同设计体系，预计到2035年可实现硬件集成度百倍以上增长。从技术方法论层面而言，τ缩放是继登纳德缩放定律之后，首个能够贯穿整个计算架构、建立统一优化目标的技术准则。
引言
自20世纪60年代中期起，半导体产业始终以纳米尺寸衡量技术迭代水平。行业曾保持每18个月晶体管尺寸缩小、运行频率提升、单逻辑门成本下降的发展节奏。摩尔定律既是客观产业规律，也构建起支撑整套计算体系发展的行业共识。
现如今这一共识已不复存在。迈入7纳米及以下制程后，几何尺寸缩减无法再复刻过往的技术收益。光刻工艺逼近图形制备物理极限，极紫外光刻设备折旧成本占据晶圆制造成本大头，单晶体管成本增长停滞甚至出现反弹。对于无法获取顶尖光刻设备的企业，发展受限问题显现更早，产业承压也更为严峻。
产业核心发展命题由此发生转变， 不再是探究晶体管还能做多小，而是明确优化对象与发展目标。
过去六年，华为半导体团队基于手机SoC、人工智能加速器、系统互联架构及封装技术，开展全芯片级技术研究。研究得出结论：技术突破并非依赖全新制程节点或晶体管架构，而是要重构核心优化方向。本文认为，未来十年电子系统的演进，将告别几何尺寸缩放模式，迈入时间缩放新阶段。从皮秒级晶体管开关响应，到秒级数据中心任务处理，计算体系各层级均围绕特征时间常数τ实现系统性缩减。
本文结合2020年5月至2026年5月量产落地的381款芯片研发经验，从科学方法与产业路线两大维度，阐释τ缩放技术体系。
一、几何尺寸缩放时代落幕
半导体产业长期以来的核心任务，就是持续缩小晶体管体积。1965年戈登・摩尔提出晶体管密度约每两年翻倍的论断，十年后罗伯特・登纳德提出缩放理论，证实电压与尺寸等比例缩减可维持稳定电场强度。
近五十年间，几何缩放结合登纳德缩放，让芯片单位功耗性能、单位成本性能实现指数级提升。
这一发展范式分两个阶段走向崩塌： 2005年前后 ：登纳德缩放率先失效，电压不再随特征尺寸等比例下降，芯片暗硅时代开启； 7纳米节点之后 ：依靠鳍式场效应晶体管（FinFET）、环绕栅极（GAA）架构延续的几何缩放红利彻底见顶。核心成因已形成行业共识：速度饱和效应使本征延迟与沟道长度从二次相关变为线性相关；局部互连线寄生电阻、电容逐渐主导标准单元延迟预算；掩模成本、EUV折旧、设计规则复杂度飙升，2纳米节点单颗顶尖芯片设计预算突破10亿美元。
经济层面同样无可回避：先进制程单晶体管成本停滞、顶尖节点成本甚至上涨；维持五十年的 每代晶体管更多、成本更低 的行业逻辑彻底瓦解。
对华为半导体而言，先进光刻设备受限叠加几何路线见顶，倒逼我们直面全行业终将面临的根本问题：必须跳出工艺节点依赖，重构底层技术演进逻辑。
二、发展核心从空间转向时间，回归摩尔定律本质
从用户实际体验来看，摩尔定律的核心从来不在于尺寸大小。晶体管体积变小，开关响应速度随之加快；互联线路排布更紧凑，信号传输距离缩短；集成度不断提升，数据交互边界减少。
历代芯片迭代，本质都是不断压缩运行耗时：器件层面时间跨度为皮秒至纳秒，芯片层面为纳秒至微秒，系统层面为微秒至秒。空间尺寸缩减，只是压缩运行时间的手段。
基于这一核心逻辑，产业优化思路迎来全新变革，将时间确立为核心衡量指标。晶体管、电路、芯片、系统各层级均可定义特征时间常数τ，并将缩减τ定为统一优化目标。几何尺寸缩放仅成为降低时间损耗的手段之一。
本文将这一准则定义为 τ时间缩放 ，作为接替摩尔几何缩放、引领半导体产业演进的全新底层理论。特征时间常数满足层级函数关系：
各层级时间常数由下层基础耗时，叠加本级架构、通信交互损耗共同构成。τ的时间跨度覆盖皮秒至秒，空间跨度涵盖纳米至千米。各层级缩减τ的技术路径各有侧重：
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晶体管层级 ：优化固有开关延迟，依托载流子迁移率提升、应力工艺、高介电常数金属栅极、环绕栅极架构改良，同时削减局部互联寄生阻容参数；
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电路层级 ：优化信号传输阻容延迟，采用低阻导线、低介电介质材料，依托垂直集成缩短布线长度；
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芯片层级 ：降低运算与存储访问延迟，通过架构设计、流水线配置、存储层级与片上互联网络实现优化；
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系统层级 ：压缩端到端数据传输与同步耗时，优化互联拓扑、通信协议与组网架构。
由此可得出芯片代际迭代规律：下一代时间常数等于当前时间常数除以缩放系数。缩放系数依据应用场景区分：功耗受限的移动端设备年均缩放系数约1.3倍；高可靠性自动驾驶系统约1.5倍；算力直接决定经济效益的人工智能业务可达10倍。
τ指标能够统筹全计算架构，频率、延迟、带宽、吞吐量等性能参数，本质均由对应层级的τ决定。工艺研发、电路设计、系统架构人员可基于统一指标协同优化，各层级独立优化、事后核算时序损耗的发展模式就此终结。
三、逻辑折叠：移动端SoC技术实证
τ缩放技术首次规模化落地测试应用于移动端场景。智能手机SoC较为特殊，单颗芯片即可构成整套设备系统。设备无法多路插槽并行运算，也不存在数千节点互联架构来抵消链路延迟。整机所有性能输出均依托单一裸片实现，功耗仅数瓦，同时还要受机身形态带来的散热条件约束。
2020年后，先进制程获取受限，行业面临核心问题：制程工艺不再迭代的前提下，如何持续实现单颗芯片代际性能升级？
逻辑折叠技术就此应运而生。
定义 ：逻辑折叠是遵循时间缩放原理，将数字电路、模拟电路与存储电路拆分排布至纵向堆叠的多层有源芯片层，统筹优化芯片性能、功耗与面积的设计方案。
数字电路分为组合逻辑与时序逻辑两类：组合逻辑指寄存器之间的布尔运算电路，时序逻辑则是负责存储状态的触发器。数字系统性能上限由相邻触发器间的关键路径延迟决定，而延迟主要受线路寄生阻容参数与路径门电路数量影响。传统设计将门电路平铺在同一平面，布线依托上层金属层完成；布线长度越长，寄生阻容损耗越高，关键路径运行速度也就越慢。
逻辑折叠打破平面设计思路，把关键路径的门电路拆分排布至两层乃至更多纵向堆叠的有源芯片层，通过超细间距混合键合技术完成层间互联。
从电路设计角度来看，多层芯片可视作一体化完整架构，器件跨层分布，效果等同于新增金属布线层。信号走线长度大幅缩减，寄生阻容损耗显著下降，时钟偏差得到优化，同一制程工艺下芯片能够实现更高主频运行。
想要充分发挥逻辑折叠的性能优势，需将混合键合间距与顶层金属间距的比值控制在较低水平，实操中建议低于3，比值越小综合表现越好。当前顶层金属间距约720纳米，对应混合键合间距需控制在2微米以内；理想状态下二者比值趋近于1，可彻底消除键合界面的布线冗余损耗。
实现该键合间距，同时满足小于0.5微米的套刻精度、孔径与隔离区小于1.5微米、间距小于6微米的硅通孔规格，以及依托智能冗余技术趋近满良率的生产要求，产业链上下游历经多年工艺研发才得以达成。
2026款麒麟芯片实测取得多项实质成效：
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晶体管密度在单一代际中从155MTr/mm²（百万晶体管/平方毫米）阶梯式提升至238MTr/mm²（晶体管密度计算公式为：
麒麟SoC设计的面积利用率为68%）——这种提升幅度，以往需要三年的几何尺寸微缩才能实现。
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SoC性能核心能效提升41%，最高主频涨幅接近13%。
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跨双层搭建高速片上网络数据通路，通路占用面积缩减55%，供电稳定性同步改善。
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硅后时钟偏差优化方案独立贡献超 5% 的芯片整体性能增幅。
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静态随机存储器关键路径缩短，单比特能耗降低，运行主频提升超 40%，存储读写速度、能耗与面积指标全面优化。
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主流运算核心采用双层折叠架构，时钟缓冲器数量减少超五成，时钟偏差降低 25%，布线长度缩减约 30%。
上述性能提升均在现有制程节点内完成，未采用全新光刻工艺，依靠三维空间重构逻辑电路布局实现。
2026 款麒麟芯片搭载的逻辑折叠技术采用保守落地方案：混合键合间距为 1.5 微米，硅通孔接点仅相较顶层金属层下移一层，折叠技术仅针对性应用于核心关键路径，未全芯片普及。即便如此，本年度 CPU 性能核心主频仍回升至 3.1 吉赫兹。
未来十年，逻辑折叠将从局部关键路径折叠，逐步升级为全域多层折叠，单封装可堆叠三层、四层及更多有源芯片层。低温混合键合技术可放宽多层散热限制，硅通孔接点下移至第六金属层，可释放超三成高层布线资源。
2026 至 2035 年，晶体管密度有望突破每平方毫米 4 亿颗。逻辑折叠技术将助力麒麟芯片大幅拉高 CPU 内核主频，逐步迈向 4 吉赫兹及更高频段。该技术路线落地可行，商业化成本具备经济优势。
麒麟芯片性能核主频迭代趋势
逻辑折叠核心参数
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混合键合间距：小于 2 微米，量产版 1.5 微米，目标间距比值 1:1
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套刻精度：低于 0.5 微米
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硅通孔规格：关键尺寸、隔离区小于 1.5 微米，间距小于 6 微米
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良率：智能冗余设计实现近乎满良率
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晶体管密度：单代涨幅 55%
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性能核能效、主频：分别提升 41%、13%
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静态存储主频：提升 40% 以上
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核心单元损耗指标：时钟缓冲器减半，偏差下降 25%，布线缩短 30%
四、皮秒到微秒级优化：人工智能数据中心的 τ 缩放应用
移动端低功耗场景验证技术可行性后，该准则同样适用于超高功耗人工智能训练与推理场景。人工智能集群由成千上万颗芯片协同运算，十年间整体算力规模提升六个数量级，全链路贯彻 τ 缩放思路，即可实现技术落地。
人工智能系统发展具备两大特征： 芯片集群规模持续扩张；系统能耗与成本主要消耗于数据传输，而非运算处理。大型算力集群超八成能耗用于数据交互，七成以上成本投入存储设备。由此可见，缩短芯片、机柜、封装内部的数据传输耗时，与优化运算耗时具备同等重要性。
AI 场景 τ 时间缩放依托三大协同架构落地： 统一总线（Unified Bus） 、封装近距光互连引擎（Hi-ONE）、封装拓扑重构 三维折叠（3D Folding） 。
4.1 统一总线：以时间优化为核心的系统互联架构
传统多芯片加速系统层级协议繁杂，主机、机箱内部、机柜之间采用不同通信协议，协议转换、数据缓存、交互校验不断增加延迟，降低稳定性并推高成本。
统一总线架构摒弃多层协议体系，采用全域对等互联协议，原生适配存储访问逻辑。数据传输无需协议转换，依托硬件维护数据一致性，替代传统软件消息交互模式。实测远程访问延迟从数十微秒压缩至 100 纳秒，核心通信链路时间损耗缩减约 500 倍，大规模机柜集群可实现一体化协同运行。
4.2 高密度光电互联引擎：封装级高速光互联
通信时延优化后，新瓶颈随之显现：单机柜芯片密度提升导致功耗密度、可靠性触达物理极限，传统电互连 SerDes 带宽也逼近上限。单 AI 芯片 400Gb/s 速率下，铜缆互连仍可靠可用；速率提升至 Tb/s 级后，铜缆方案彻底不可行：SerDes 传输距离骤降、布线体积臃肿、机柜安装难度剧增，散热与供电裕量耗尽。
华为半导体提出 高密度光互连节点引擎 Hi-ONE ：封装近距光互连模块单路带宽达 8Tb/s，与 AI 芯片统一总线带宽精准匹配。技术收益：SerDes 传输距离从约 100 厘米压缩至 5 厘米，摒弃笨重铜缆；跨机柜传输距离从不足 1 米拓展至 100 米，为吉瓦级超大规模数据中心高密度互连提供物理可行方案。
Hi-ONE 设计理念深度契合 τ 缩放思想：放弃高信号保真度专用数字信号处理器（DSP），采用模拟均衡增强驱动器 + 跨阻放大器线性架构；放宽比特误码率容忍度，由统一总线协议适配容错机制。通过物理层与协议层跨层权衡，降低功耗、成本与集成复杂度，是 τ 理论跨层协同优化的典型实践。
4.3 N² 与 N 的架构困局：三维折叠的必然性
AI 加速器无法止步于 2.5D 扇出封装，底层根源是 几何拓扑约束 ，直接决定 2030 年后技术路线。
传统 2.5D AI 芯片架构：逻辑裸片居中，边缘排布 HBM 存储栈、SerDes 互连接口，外围集成稳压供电模块。所有存储信号、互连信号、供电电流都必须经过裸片边缘才能接入内部计算单元。
设裸片边长为 N：
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计算能力与芯片面积成正比，规模为 N² ；
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内存带宽、互连带宽、供电能力依托边缘扇出，规模仅为 N 。
二次增长的计算能力与线性增长的带宽 / 供电能力差距持续拉大，形成 扇出困局 ；即便逻辑工艺持续迭代，也无法弥补拓扑架构的先天短板，晶体管级优化无法解决架构层级的物理约束。
三维折叠（3D Folding） 破解这一困局：将原本局限于芯片边缘的供电（背面供电 + 集成稳压）、高速存储（混合键合层叠集成）、光互连 I/O（Hi-ONE 近距集成）迁移至芯片垂直表面资源。资源布局从边缘环绕升级至全域立体分布，带宽、光互连、供电能力同步升级为 N² 增长，与计算能力增速匹配。封装形态彻底重构：从逻辑裸片 + 边缘外设的平面结构，升级为逻辑、互连、存储、供电协同缩放的垂直集成栈。
AI 技术路线时间规划
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2030 年前：昇腾超集群（Ascend SuperPoD）依托芯粒、2.5D 扇出、微凸点 / 标准间距混合键合三维堆叠成熟技术迭代，代表产品 2025 昇腾 910C、2026 昇腾 950、后续昇腾 990；
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2030 年左右：昇腾 990 首次将逻辑折叠引入 AI 加速器；
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2030-2035 年：三维折叠成为技术迭代核心载体，硬件集成度预计 提升超 100 倍 ；τ 优化全面分布于全栈各层级，不再局限器件工艺层面。
附：AI 系统级 τ 缩放核心指标
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统一总线远程访问时延：数十微秒→100 纳秒，τ 缩减约 500 倍
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Hi-ONE 单模块带宽：8Tb/s，匹配单芯片统一总线带宽
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Hi-ONE 传输距离：板内 SerDes 100cm→5cm；跨机柜 1m→100m
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扇出困局本质：计算能力 N² 增长，边缘带宽/I/O/供电仅N线性增长
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三维折叠价值：带宽、光互连、供电从边缘迁移至立体表面，恢复N²同步缩放
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2026-2035展望：硬件集成度提升超100倍
五、逻辑与存储：从相互分离走向深度融合
τ缩放准则也推动逻辑芯片与存储芯片产业格局变革。早期行业采用标准化总线，刻意区分处理器与存储器，两大产业各自独立发展。
人工智能时代打破分离模式，算力暴涨不断触及存储带宽、延迟、封装技术上限。高带宽内存、混合键合、三维堆叠存储技术，都印证数据传输与运算同等关键，逻辑与存储芯片走向物理集成。产业话语权逐步向存储、封装企业倾斜。
技术融合已成必然趋势，但产业利益分配模式尚未定型。未来硬件领域的优胜者，将实现逻辑与存储技术深度整合，并构建长效共赢合作体系。τ缩放直观体现分层分离带来的损耗，倒逼产业尽快解决结构性融合问题。
六、现存技术挑战
τ缩放体系仍处于完善阶段，多项关键难题有待攻克，同时也面向全行业寻求技术协作。
EDA工具链与设计方法论： 现有EDA工具面向平面设计时代开发，面积、时序、功耗独立优化，系统τ为被动结果。全规模逻辑折叠要求工具链将多层堆叠裸片视为单一连续设计单元，支持单元级跨层划分、全域统一成本函数布局布线、层间时序收敛；需兼顾垂直互连寄生参数、禁避区占用、晶圆间工艺偏差等传统二维工具无法适配的场景。华为已自研初步工具链，方法论细节后续将公开发布；面向τ原生、多物理场、三维架构的开源EDA工具链，是未来十年最核心的基础支撑投入。
晶圆间工艺偏差： 逻辑折叠可采用不同批次、甚至不同工艺节点晶圆键合堆叠。晶圆间阈值电压、驱动电流、互连RC参数偏差远大于单晶圆内部偏差，对时钟分布、保持时序裕量冲击显著。需依托智能冗余、自适应补偿、τ感知签核流程建立完整解决方案。
垂直互联损耗 ：混合键合、硅通孔（TSV）本身存在固有寄生电阻电容损耗，TSV禁避区会占用标准单元布局面积。逻辑折叠落地需满足核心判据：τ收益（有效芯片面积+布线长度缩减）>τ损耗（垂直互连RC寄生）当前移动关键路径、存储场景已跨过收益阈值；阈值边界随键合间距缩小持续优化，且适配不同业务负载差异化判定标准。
能耗约束： τ是时间维度准则，而非能耗准则。架构提速10倍若伴随功耗飙升10倍，虽不违背τ缩放原理，但会超出电网供电承载上限。因此τ缩放必须配套能耗优化体系：存储语义总线消除协议栈开销、封装近距光互连将单比特能耗降低数个数量级、背面供电、存内/近存计算、数据中心级动态调频调压（DVFS）；利用τ时序裕量反向换取功耗收益，实现时延与能耗双向平衡。
基准测试体系： 行业现有性能基准（Linpack、MLPerf、SPEC）面向单指标评估设计，无法适配τ缩放全栈优化需求。亟需构建τ剖面基准体系，量化系统各层级主导时延与优化裕量，精准定位下一阶段核心投入层级。
七、六年研发沉淀，展望十年发展
2020年5月至2026年5月，华为半导体面向移动、AI、汽车、工业、基础设施领域，完成 381款芯片量产落地 ，全产品矩阵验证τ时间缩放理论成立： 器件电路层面， 预计2031年晶体管密度突破每平方毫米4亿颗； 芯片层面， 固定制程下依靠逻辑折叠持续提升主频、能效与集成度； 系统层面 ，通信延迟实现微秒到纳秒级跨越，大型算力集群达成一体化协同；产业展望方面，2029年芯片主频冲击4吉赫兹，三至五年内移动端芯片能效翻倍，2035年人工智能硬件集成度增长百倍。
相较于产品迭代，τ缩放带来的方法论革新意义更为深远。 这是登纳德定律之后，首个统一全计算架构优化目标的准则，让工艺、电路、架构、软件团队围绕同一指标协同升级。 同时产业竞争逻辑转变，不必单纯追逐顶尖光刻制程，封装、存储带宽、互联架构成为核心竞争力。
长期以摩尔尺寸缩减等同于技术进步的行业认知，迎来重大转变。几何缩放时代已然落幕，依托多层架构时间优化实现性能跃升成为新方向。未来六至十年，以τ缩放为核心发展目标的企业与生态，将主导下一代计算产业格局。
产业发展前路充满挑战，但演进方向清晰明确。各类技术难题无法依靠单一企业攻克，设计工具、行业标准、器件物理、商业模式均需全行业携手共建。本文既是技术实践总结，也诚挚邀请业界同仁共同探索前行。
